Comprendiendo el temporizado de ADC: Tasa de muestreo, tiempo de conversión y reloj

El término "tiempo de reloj" no es una especificación estándar de ADC. En cambio, los ingenieros trabajan con un conjunto de parámetros de temporización que definen qué tan rápido y con qué precisión opera un convertidor analógico-digital. El reloj interno o externo del ADC impulsa estos parámetros.

Parámetros de temporización críticos

Relaciones de reloj por arquitectura

• SAR (Aproximaciones sucesivas): Una conversión por ciclo de reloj (o N+1 relojes para N bits). T_conv ≈ N/f_clk. f_s ≤ f_clk/(N+2).
• Canalizado: Una etapa por reloj. Alta f_s (hasta f_clk), pero latencia de varios ciclos.
• Flash: Un reloj por conversión (comparadores + codificador). Muy alta f_s, baja resolución.
• Sigma-Delta (ΣΔ): Reloj de sobremuestreo alto (f_clk = 64–256 × f_s). El filtro decimador digital establece la tasa de salida.

Por qué el temporización importa

• Ancho de banda: f_s debe ser > 2× el ancho de banda de la señal (Nyquist). Sistemas prácticos usan 5–10×.
• Rendimiento dinámico: La incertidumbre de apertura limita el SNR: SNR_jitter = -20 log₁₀(2π f_in t_aj).
• Establecimiento: T_acq debe permitir que la entrada se estabilice después de la conmutación de MUX o interacción de impedancia de fuente.
• Sincronización del sistema: Latencia conocida permite muestreo coherente en sistemas multicanal.

Consejos prácticos de diseño

1. Use una fuente de reloj de baja incertidumbre (oscilador de cristal, PLL con VCO limpio).
2. Haga coincidir la impedancia de la traza del reloj; termine adecuadamente para evitar reflexiones.
3. Proporcione tiempo de adquisición adecuado: T_acq ≥ 9 × (R_source + R_on) × C_sample para establecimiento de 16 bits.
4. Para muestreo simultáneo (control de motores, arrays en fase), use ADCs con reloj compartido y retraso de apertura igualado.