Tamaño de característica en VLSI moderno: La era de 3 nm

En Integración a Muy Gran Escala (VLSI), el tamaño de característica (nodo de proceso) se refiere a la dimensión mínima imprimible —típicamente la longitud de compuerta del transistor o el semi-paso de metal. Es la métrica principal para densidad, rendimiento y eficiencia energética.

Estado actual (2024-2025)

• Producción de vanguardia: 3 nm (N3, N3E) por TSMC; Intel 4 / 3 (densidad comparable).
• Alto volumen 5 nm / 4 nm: TSMC N5/N4, Samsung 4LPE, Intel 4.
• Maduro 7 nm / 6 nm / 28 nm: Alto volumen para mercado general (automoción, IoT, FPGAs).

Por qué importa la miniaturización

• Densidad: ~100-200 M transistores/mm² a 3 nm → más núcleos, caché, aceleradores por die.
• Rendimiento: Compuertas más cortas conmutan más rápido; menor capacitancia → mayor frecuencia o menor voltaje.
• Consumo: Potencia dinámica reducida por operación; crítico para móviles/centros de datos.
• Coste/transistor: Históricamente disminuye, pero el coste de oblea a 3 nm (~$20k+) desafía esta tendencia.

Grandes retos a escalas atómicas

• Efectos cuánticos: Fuga por túnel, variabilidad (fluctuación aleatoria de dopantes, rugosidad de bordes).
• Litografía EUV: Defectos estocásticos, coste de máscaras, límites de rendimiento.
• Cuello de botella de interconexiones: Retraso RC empeora al encoger cables; nuevos metales (Ru, Co), huecos de aire, rieles de potencia enterrados (BPR) necesarios.
• Densidad térmica: Disipación de calor en lógica apilada 3D (CFET, suministro de potencia por la parte trasera).

Más allá del escalado plano

La industria ha pasado a FinFET (transistor 3D) en 22/16 nm, GAA (Gate-All-Around) nanosheets en 3 nm, y futuros CFET (Complementary FET) apilados. La Integración Heterogénea 3D (chiplets, HBM, empaquetado 2.5D/3D) ahora proporciona el "escalado de la Ley de Moore" más que el encogimiento litográfico por sí solo.