El Controlador de Memoria: Cómo las CPUs obtienen datos de la DRAM

El componente responsable de recuperar una fila específica de datos de la memoria del sistema (DRAM) y colocarla en el bus de memoria externo es el Controlador de Memoria. Desde mediados de los 2000s (AMD K8, Intel Nehalem), esta lógica crítica se ha integrado directamente en el die de la CPU como un Controlador de Memoria Integrado (IMC), eliminando el cuello de botella del Front Side Bus (FSB) que aquejaba a arquitecturas anteriores donde el controlador residía en el chipset Northbridge.

Funciones principales del Controlador de Memoria

• Decodificación de direcciones: Traduce la dirección física de la CPU a la geometría DRAM específica: Fila, Columna, Banco y Rank.
• Activación de fila (ACT): Emite el comando ACT para abrir una fila, causando que los amplificadores de sentido atrapen los datos de la fila en el buffer de fila.
• Lectura/Escritura de columna (RD/WR): Selecciona la(s) columna(s) específica(s) dentro de la fila abierta. Los datos se transfieren típicamente en ráfagas de líneas de caché de 64 bytes (8 beats × bus 64-bit).
• Precarga (PRE): Cierra la fila activa, preparando el banco para el siguiente comando ACT.
• Gestión de refresco: Emite comandos de auto-refresco periódicos (tREFI) para prevenir pérdida de datos por fuga de carga en condensadores.
• Cumplimiento de tiempos: Aplica estrictamente parámetros críticos de tiempo DRAM: tRCD (RAS-to-CAS delay), tRP (Row Precharge), tRAS (Active to Precharge), tRC (Row Cycle), tCCD (CAS-to-CAS), tFAW (Four Activate Window), y tRRD (RAS-to-RAS Delay).
• Planificación y arbitraje: Usa algoritmos como FR-FCFS (First-Ready First-Come-First-Served) y colas de prioridad para optimizar ancho de banda y latencia para núcleos CPU, GPU y motores DMA.

Integración moderna: Controladores de memoria On-Die

Mover el controlador on-die fue un momento decisivo. El IMC se conecta a DRAM mediante interfaces serie de alta velocidad (DDR4, DDR5, LPDDR5X) a 3200–8000+ MT/s. CPUs modernas utilizan arquitecturas multi-canal (dual, quad, u octa-canal) para escalar ancho de banda linealmente, alimentando el apetito insaciable de datos de núcleos modernos, unidades vectoriales y aceleradores.