Características de los circuitos integrados (CI): Estructura, encapsulado y ley de Moore

El circuito integrado (CI o IC, Integrated Circuit) es una de las creaciones tecnológicas más complejas y omnipresentes. Pequeños chips de silicio con patrones microscópicos que contienen desde decenas hasta miles de millones de transistores, resistencias y otros componentes. Impulsan PCs, móviles, electrodomésticos, coches, infraestructura... Su evolución sigue la Ley de Moore: duplicar transistores cada ~2 años.

Materiales: Semiconductores

Los CI usan materiales semiconductores (conductividad intermedia entre conductores como el cobre e aislantes como el plástico). El silicio (Si) es el sustrato dominante por abundancia, estabilidad térmica y óxido nativo de alta calidad (SiO₂, aislante perfecto). Silicio ultrapuro se "doppa" con trazas precisas de boro (tipo P), fósforo/arsénico (tipo N) para crear regiones con propiedades eléctricas controladas (diodos, transistores MOS).

Encapsulado (Packaging): Protección y conexión

El chip (die) es diminuto y frágil. Se une a pines externos mediante wire bonding (hilos de oro/aluminio de ~25µm) o flip-chip (bumps de soldadura) y se encapsula en:

• Plástico (epoxi): Común, barato, buena disipación. DIP, SOIC, QFP, QFN, BGA.
• Cerámico: Militar/aeroespacial/alta fiabilidad. Mejor disipación, hermeticidad.
• Metal: Potencia extrema.

El encapsulado protege el die, disipa calor y provee conexión mecánica/eléctrica robusta (pines/bolas). En la parte superior suele ir serigrafiado: fabricante, referencia, lote, fecha.

Tipos de encapsulados principales

Familia	Ejemplos	Pines	Uso típico
Through-hole (agujero pasante)	DIP (Dual In-line Package)	8-64	Prototipos, enseñanza, CI simples (555, 741, ATmega328P-DIP)
Surface Mount (SMD) - Gull wing	SOIC, SOP, TSOP, QFP, TQFP, LQFP	8-256+	Microcontroladores, memorias, lógica, analógicos. Montaje automático.
SMD - Sin patas (leadless)	QFN, DFN, MLF, BGA (Ball Grid Array)	16-1000+	Alta densidad: CPUs, GPUs, SoCs, FPGAs, memorias modernas. BGA: bolas en rejilla inferior.
Potencia	TO-220, TO-247, D2PAK, TO-263	2-7 + disipador	Reguladores, MOSFETs, IGBTs. Pestaña metálica para disipador.

Tamaño del die vs encapsulado

• Die (chip real): 1 mm² a >600 mm² (límites de retícula litográfica ~26x33mm = 858 mm²).
• Encapsulado: Unas veces mayor que el die. Grosor: <1mm (QFN, BGA) a varios mm (DIP, TO-220).

Densidad y Ley de Moore

• 2009: Nodo 45nm, >100M transistores/chip.
• 2024: Nodos 3nm/5nm (TSMC, Samsung, Intel), >100.000M (100 billones) transistores en GPUs/SoCs grandes (H100: 80B, M2 Ultra: 134B).
• Ley de Moore: Observación de Gordon Moore (1965), se ha mantenido ~doblado cada 2 años mediante litografía EUV, FinFET/GAA, 3D stacking, nuevos materiales.
• Más transistores = más funcionalidad: núcleos CPU/GPU, caché, NPU, controladores memoria, I/O, todo en un SoC.

Integración: De componentes discretos a SoC

Discretos: Un transistor/diodo/LED por chip.
CI (Integración): Múltiples dispositivos en un mismo sustrato de silicio.

• SSI/MSI (Pequeña/Media escala): Decenas-centenas transistores. Puertas lógicas, flip-flops, contadores (serie 74xx).
• LSI/VLSI (Grande/Muy grande escala): Miles-millones. Microprocesadores 8086, memorias DRAM, ASICs.
• ULSI (Ultra grande escala): Millones-miles de millones. CPUs, GPUs, SoCs modernos.
• SoC (System on Chip): Integra CPU, GPU, NPU, RAM (caché/LPDDR controlador), almacenamiento (controlador NAND/UFS), modem 5G/Wi-Fi/Bluetooth, ISP (cámara), vídeo, audio, seguridad (Secure Enclave) en un solo chip. Ej: Apple M-series, Snapdragon 8 Gen 3, Dimensity 9300.
• Microcontrolador (MCU): CPU + RAM + Flash + Periféricos (GPIO, UART, SPI, I2C, ADC, PWM, timers) en un chip. Ej: STM32, ESP32, RP2040, AVR.

Tendencias actuales

• Chiplets / 3D packaging: Unir múltiples dies (compute, I/O, caché, memoria HBM) en un paquete (AMD Ryzen/EPYC chiplets, Intel Foveros, TSMC CoWoS/SoIC). Rompe límite retícula.
• Heterogeneous integration: Mezclar tecnologías (Si, SiC, GaN, InP, fotónica) en un paquete.
• Backside power delivery: Alimentación por la cara trasera del wafer (Intel PowerVia, 2025+) para liberar routing frontal.